中国大学MOOC: VHDL中，为目标变量赋值符号是（ ）。
举一反三
- VHDL中，为目标变量赋值符号是（） A: =: B: = C: <= D: :=
- 在VHDL中，为目标信号的赋值符号是（）。 A: =： B: = C: ：= D: 〈=
- 在VHDL中为目标变量赋值符号为（） A: A＝ B: B C: C：= D: D=：
- 在Verilog中，为目标变量的赋值符号的是“ = ”。
- 在VHDL语言中，关于操作符和赋值行为的描述以下哪些是正确的？ A: 变量的赋值符号是<= B: 变量的赋值符号是:= C: 信号的赋值符号是<= D: 信号的赋值符号是:= E: 变量赋值是立即赋值 F: 信号赋值是立即赋值 G: 变量赋值是延时赋值 H: 信号赋值是延时赋值