VHDL中给信号赋值用()。
A:
A:
C
举一反三
内容
- 0
VHDL中并行信号赋值语句有以下哪几种？（ ） A: 简单信号赋值语句 B: 条件信号赋值语句 C: 选择信号赋值语句 D: 函数调用返回语句
- 1
在VHDL中，为目标信号的赋值符号是（）。 A: =： B: = C: ：= D: 〈=
- 2
在VHDL语句中，信号赋值是延时生效的。（ ）
- 3
VHDL语言中，赋值语句主要有（ ）两种。 A: 常量赋值语句 B: 变量赋值语句 C: 信号赋值语句 D: 函数赋值语句
- 4
下列关于信号数据对象的说法正确的是（）。 A: 在VHDL程序中，信号相当于数值寄存器，可以保留历史值。 B: 在VHDL程序中信号相当于电子电路内部硬件连接的连线。 C: 在VHDL程序中信号是个全局量，通常在结构体中定义。 D: 给信号赋初值用“<=”符号，在程序中，给信号赋值用“:=”符号。 E: 信号实际赋值过程和赋值语句的处理是分开进行的，也即信号赋值语句执行时附加了延时。 F: 信号具有一些属性。假设sig为一信号，则sig'event 表示如果sig值发生改变，则返回值true，否则为false；sig'event属性不可以综合。 G: 信号具有一些属性。假设sig为一信号，则sig'stable表示如果sig值保持不变，则返回值true，否则为false；sig'stable属性可以综合