关注微信公众号《课帮忙》查题 关注微信公众号《课帮忙》查题 关注微信公众号《课帮忙》查题 关注微信公众号《课帮忙》查题 关注微信公众号《课帮忙》查题 关注微信公众号《课帮忙》查题 公告：维护QQ群：833371870，欢迎加入！公告：维护QQ群：833371870，欢迎加入！公告：维护QQ群：833371870，欢迎加入！ 2022-07-29 Verilog 语言规定了逻辑电路中信号的4种状态，分别是0，1，X和Z，其中0表示低电平状态，1表示高电平状态，X表示 ，Z表示 。 Verilog 语言规定了逻辑电路中信号的4种状态，分别是0，1，X和Z，其中0表示低电平状态，1表示高电平状态，X表示 ，Z表示 。 答案： 查看 举一反三 在逻辑电路中，状态赋值时用１表示高电平，用０表示低电平，则为正逻辑；反之，用0表示高电平，用1表示低电平，则为负逻辑。 在逻辑电平中,不能用逻辑1表示高电平,逻辑0表示低电平。(<br/>) 逻辑状态“1“表示的是高电平，“0”表示的是低电平 在波形图中，用高电平表示1状态，用低电平表示0状态。 在正逻辑规定，（） 电平表示1，（）电平表示0。
