Verilog使用（ ）的概念来代表一个基本的设计功能块。
A: module
B: instance
C: begin-end
D: Ip核
A: module
B: instance
C: begin-end
D: Ip核
举一反三
- Verilog使用function的概念来代表一个基本的设计任务。
- verilog HDL程序开始及结束的关键词是___________ A: begin end B: module endmodule C: entity end D: begin endmodule
- Verilog来代表一个基本的设计任务的关键词是: A: task B: module C: function D: define
- Verilog来代表一个基本的设计任务的关键词是:
- PL/SQL块由（ ）组成 A: DECLARE BEGIN END B: BEGIN END C: EXCEPTION BEGIN END D: DECLARE BEGIN EXCEPTION END