连续信号赋值语句assign,过程块语句always都可以描述电路的行为,简述它们各有的特点。
（1）assign描述电路通常称之为数据流的描述；连续信号赋值assig可表达信号之间的逻辑关系，即电路输入输出的布尔方程/函数。因此更适合组合电路的设计。 （2）always过程块始终在检测敏感信号表中各信号的变化，只要有一个信号发生变化，过程块就会被激活、执行一次；信号没有发生变化时，过程则被挂起。一个always过程块对应一个电路模块，敏感信号是该模块的输入。因此更适合时序电路的设计。
举一反三
内容
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assign引导的连续赋值语句属于并行赋值语句吗
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中国大学MOOC: assign引导的连续赋值语句属于并行赋值语句吗
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Verilog语言测试程序(testbench)输入激励码产生方式有: A: 用单独的always语句或assign赋值语句产生时钟信号； B: 用简单的initial语句块产生置/复位信号的激励； C: 用Task过程产生特殊信号的输入激励 D: 在initial语句块中用循环语句块产生按一定规律变化的信号的激励码
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在Verilog代码中，关于if ... else语句的描述错误的是（ ）。 A: if ... else语句 是门级原始结构语句 B: if ... else语句 是过程语句 C: if ... else语句 不是连续赋值语句 D: if ... else语句 必须出现在always块中
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隐式连续赋值语句由关键词assign引导。