过程说明语句always：always块包含一个或一个以上的语句，在运行的全过程中，在时钟控制下被反复执行。always块中被赋值的只能是寄存器reg型变量。
A: 错
B: 对
A: 错
B: 对
B
举一反三
- 过程说明语句always：always块包含一个或一个以上的语句，在运行的全过程中，在时钟控制下被反复执行。always块中被赋值的只能是寄存器reg型变量。
- 在 always 块语句中被赋值的变量只能是register型变量。
- reg:是寄存器数据类型的关键字，其表示一个抽象的数据存储单元。reg只能在和always中赋值。而reg在过程赋值语句中使用。reg型数据常用来表示always模块内的指定信号，代表触发器。通常在设计中要由always模块通过使用行为描述语句来表达逻辑关系。在always块内被赋值的每一个信号都必须定义为reg型。
- 在always块中的过程语句中，赋值符号左边的变量既可以为wire线网性，也可以是reg寄存器型。
- reg型变量只能在initial或always语句内部被赋值。 A: 正确 B: 错误
内容
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关于Verilog HDL中的过程块和赋值语句，下列说法正确的是（ ） A: 可以利用disable语句退出过程块 B: 在过程块中的语句一定是可以综合的 C: 在过程块中被赋值的变量必须声明为寄存器类型 D: 在过程块中可以对线网类型的变量赋值
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中国大学MOOC: reg型变量只能在initial或always语句内部被赋值。
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assign引导的赋值语句、initial块、always块属于并行执行的语句。
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在always块中的过程语句中，赋值符号左边的变量既可以为wire线网性，也可以是reg寄存器型。 A: 正确 B: 错误
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寄存器型(reg)连续赋值用于下列哪种赋值语句？ A: always模块 B: assign模块