在过程语句[email protected]引导的顺序语句中, 被赋值信号不一定是reg型变量（）
错
举一反三
- 在过程语句always@引导的顺序语句中, 被赋值信号不一定是reg型变量? 错误|正确
- 中国大学MOOC: 在过程语句always@引导的顺序语句中, 被赋值信号不一定是reg型变量
- 连续赋值语句可为wire型变量赋值，过程赋值方式可对reg型变量赋值。 （ ）
- 在always引导的顺序语句中,被赋值的信号必须是reg型。(<br/>)
- [email protected]，[email protected]，则发送完成后（） A: A[email protected] B: B[email protected] C: C[email protected] D: D[email protected]
内容
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过程赋值语句，多用于对reg类型的变量赋值。
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由持续赋值语句assign赋值的变量必须定义为，在always过程语句中被赋值的变量必须定义为 。[填空(1)] [填空(2)]
- 2
中国大学MOOC: reg型变量只能在initial或always语句内部被赋值。
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reg型变量只能在initial或always语句内部被赋值。 A: 正确 B: 错误
- 4
在Verilog中，如果在过程语句中给某个信号赋值，则该信号必须定义成（）型变量。 A: input reg B: output C: reg D: output reg