中国大学MOOC: 在组合逻辑电路的设计中，下面哪些verilog HDL语句形式是可行的
举一反三
- 中国大学MOOC: 在组合逻辑电路的设计中，下面哪些verilog HDL语句形式是可行的？
- 在组合逻辑电路的设计中，下面哪些verilog HDL语句形式是可行的？ A: 条件语句：if…；else…； B: 条件语句：if…；else if…；else if…；else…； C: 多路分支语句： case（…）…；…；…；default：…;endcase D: 循环语句结构: for(…; …; …) statement; E: 条件语句：if…；
- 中国大学MOOC: 在verilog HDL中，下列语句哪个不是循环语句？（ ）
- 中国大学MOOC: Verilog HDL的always块语句中的语句是 语句。
- 中国大学MOOC: 下面哪些方法可以用于描述组合逻辑电路的逻辑功能？__________。