Verilog HDL中，下面语句的正确解释是：（）assign bus [7:4] = {bus [0], bus [1], bus[2], bus[3] } ; A: bus[0]、bus[1]、bus[2]、bus[3]分别赋值给bus[4]、bus[5]、bus[6]、bus[7] B: bus[0]、bus[1]、bus[2]、bus[3]分别赋值给bus[7]、bus[6]、bus[5]、bus[4] C: bus[0]、bus[1]、bus[2]和bus[3]的值保持不变 D: bus[0]、bus[1]、bus[2]和bus[3]的值均变为二进制0

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2022-06-06

Verilog HDL中，下面语句的正确解释是：（）assign bus [7:4] = {bus [0], bus [1], bus[2], bus[3] } ; A: bus[0]、bus[1]、bus[2]、bus[3]分别赋值给bus[4]、bus[5]、bus[6]、bus[7] B: bus[0]、bus[1]、bus[2]、bus[3]分别赋值给bus[7]、bus[6]、bus[5]、bus[4] C: bus[0]、bus[1]、bus[2]和bus[3]的值保持不变 D: bus[0]、bus[1]、bus[2]和bus[3]的值均变为二进制0

Verilog HDL中，下面语句的正确解释是：（）assign bus [7:4] = {bus [0], bus [1], bus[2], bus[3] } ;
A: bus[0]、bus[1]、bus[2]、bus[3]分别赋值给bus[4]、bus[5]、bus[6]、bus[7]
B: bus[0]、bus[1]、bus[2]、bus[3]分别赋值给bus[7]、bus[6]、bus[5]、bus[4]
C: bus[0]、bus[1]、bus[2]和bus[3]的值保持不变
D: bus[0]、bus[1]、bus[2]和bus[3]的值均变为二进制0

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举一反三