5. Verilog HDL中的always 语句中的语句是( )。
A: 串行
B: 并行
C: 顺序
D: 顺序或并行
A: 串行
B: 并行
C: 顺序
D: 顺序或并行
举一反三
- VerilogHDL的always块语句中的语句是语句。 A: 并行 B: 顺序 C: 顺序或并行 D: 不一定 E: 不确定 F: 顺序
- 在Verilog HDL语言中，属于顺序语句的是( )。 A: if 语句 B: always语句 C: begin 语句 D: fork语句
- 关于并行语句和顺序语句的描述正确的有可以同时执行/正确顺序语句可以同时执行。 A: 顺序语句按书写顺序执行 B: 并行语句同时执行 C: 并行语句和顺序语句都可以同时执行。 D: 并行语句和顺序语句都是顺序执行
- 在Verilog HDL中，begin-end块中的语句是并行执行的。
- begin-end块中的语句是（）执行，fork-join块中语句是（）执行的 A: 串行，并行 B: 串行，串行 C: 并行，并行 D: 并行，串行