关注微信公众号《课帮忙》查题 关注微信公众号《课帮忙》查题 关注微信公众号《课帮忙》查题 关注微信公众号《课帮忙》查题 关注微信公众号《课帮忙》查题 关注微信公众号《课帮忙》查题 公告：维护QQ群：833371870，欢迎加入！公告：维护QQ群：833371870，欢迎加入！公告：维护QQ群：833371870，欢迎加入！ 2022-06-07 关于Verilog HDL中的过程块和赋值语句，下列说法正确的是（ ） A: 可以利用disable语句退出过程块 B: 在过程块中的语句一定是可以综合的 C: 在过程块中被赋值的变量必须声明为寄存器类型 D: 在过程块中可以对线网类型的变量赋值 关于Verilog HDL中的过程块和赋值语句，下列说法正确的是（ ）A: 可以利用disable语句退出过程块B: 在过程块中的语句一定是可以综合的C: 在过程块中被赋值的变量必须声明为寄存器类型D: 在过程块中可以对线网类型的变量赋值 答案： 查看 举一反三 Verilog HDL的基本单元是？ A: 语句块 B: 过程块 C: 模块 过程赋值语句应用于对线网类型变量赋值。 A: 正确 B: 错误 所谓单赋值，就是一个语句块中，出现在赋值运算符的右边的变量在这个语句块中仅能出现一次 过程说明语句always：always块包含一个或一个以上的语句，在运行的全过程中，在时钟控制下被反复执行。always块中被赋值的只能是寄存器reg型变量。 在 always 块语句中被赋值的变量只能是register型变量。
