关于Verilog HDL中的过程块和赋值语句，下列说法正确的是（ ）
A: 可以利用disable语句退出过程块
B: 在过程块中的语句一定是可以综合的
C: 在过程块中被赋值的变量必须声明为寄存器类型
D: 在过程块中可以对线网类型的变量赋值
A: 可以利用disable语句退出过程块
B: 在过程块中的语句一定是可以综合的
C: 在过程块中被赋值的变量必须声明为寄存器类型
D: 在过程块中可以对线网类型的变量赋值
C
举一反三
内容
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在Verilog HDL程序中，关于赋值语句，说法错误的是（ ）。 A: 非阻塞赋值方式，块结束后才完成赋值操作。 B: 阻塞赋值方式，赋值语句执行完，块才结束。 C: 非阻塞赋值的符号是=，阻塞赋值的符号是<=。 D: 对于阻塞赋值语句，语句执行完后，赋值目标的值立马改变。
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过程说明语句always：always块包含一个或一个以上的语句，在运行的全过程中，在时钟控制下被反复执行。always块中被赋值的只能是寄存器reg型变量。 A: 错 B: 对
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在Verilog代码中，关于if ... else语句的描述错误的是（ ）。 A: if ... else语句 是门级原始结构语句 B: if ... else语句 是过程语句 C: if ... else语句 不是连续赋值语句 D: if ... else语句 必须出现在always块中
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过程赋值语句，多用于对reg类型的变量赋值。
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关于try-catch-finally语句，以下说法正确的是 可以同时没有catch语句块和finally语句块 可以没有finally语句块 可以没有try语句块 必须要有catch语句块