中国大学MOOC: 触发器对时钟信号的边沿敏感。只在时钟信号由0变1，或由1变0的边沿到来前后接受信号。
举一反三
- 中国大学MOOC: 触发器对同步时钟信号的边沿敏感。只在时钟信号由0变1，或由1变0的边沿到来前后接受信号。
- 触发器对时钟信号的边沿敏感。只在时钟信号由0变1，或由1变0的边沿到来前后接受信号。 A: 正确 B: 错误
- 时钟触发器的触发信号的工作方式分为电平触发，脉冲触发，边沿触发三种。
- 边沿触发器是在时钟信号CP上升沿或下降沿到来瞬间，触发器才根据输入触发信号改变输出状态，而在时钟信号CP的其他时刻，触发器将保持输出状态不变，从而防止了空翻现象。（ ）
- 用Verilog HDL设计异步清除的计数器时，在always语句的敏感参数表中( )。 A: 需要列出时钟信号和清除信号标识符的有效边沿 B: 只需要列出时钟信号标识符的有效边沿 C: 只需要列出时钟清除信号标识符的有效边沿 D: 需要列出时钟清除信号或者时钟信号标识符的有效边沿