要设计串行输入/8位并行输出的移位寄存器，关于端口定义正确的是（ ）。 A: module shift01(din,clk,rst_n,dout);input clk,rst_n;input din;output dout;...... B: module shift01(din,clk,rst_n,dout);input clk,rst_n;input [7:0] din;output dout;...... C: module shift01(din,clk,rst_n,dout);input clk,rst_n;input din;output [7:0] dout;...... D: module shift01(din,clk,rst_n,dout);input clk,rst_n;input [7:0] din;output[7:0] dout;......

对clk_1Hz模块例化正确的是（） A: u3 clk_1Hz(.clk_50M(clk_50M),.rst(rst),.clk1Hz(clk1Hz)); B: clk_1Hz u3(.clk_50M(clk_50M),.rst(rst),.clk1Hz(clk1Hz)); C: u3 clk_1Hz(clk_50M(.clk_50M),rst(.rst),clk1Hz(.clk1Hz)); D: clk_1Hz u3 (clk_50M(.clk_50M),rst(.rst),clk1Hz(.clk1Hz));

三菱PLC使用RST指令，具有两种不同的意思，以下哪种和其他三种是不同的（）。 A: RST Y0 B: RST C10 C: RST M8 D: RST S20

关于以下程序，下列说法中正确的是module Learn10_2 (clk,rst_n,din,pos_clk,neg_clk)input clk,rst_n,din;output pos_clk,neg_clk;reg ctrl_this,ctrl_last;always@(posedge clk or negedge rst_n)beginif(!rst_n)beginctrl_this <= 0;ctrl_last <= 0;endelse beginctrl_this <= din;ctrl_last <=ctrl_thisendendassign pos_clk = ctrl_this&(!ctrl_last)endmodule A: 该程序的功能是上升沿检测 B: 该程序是同步复位 C: pos_clk是一个长度为两个时钟周期的脉宽信号 D: 该程序的功能是下降沿检测

接上题，（2）应该填写（ ）。 A: (rst_n==1'b0) B: (set) C: (set==1'b0) D: （!set）

rst

RST

SET和RST指令同时出现时，RST优先执行

（）RST指令和SET指令在任何情况下RST指令优先执行。

RST是（）。