完成三位BCD计数器Verilog HDL设计，要求计数模为136，模块名为cnt136.输入输出包括：时钟（clk），异步复位clr（低电平有效），计数值输出（dout），带进位位输出（cout）。
举一反三
- 设计一个带有异步复位控制端和时钟使能控制端的10进制计数器。端口设定如下：输入端口：CLK：时钟，RST：复位端，EN：时钟使能端，LOAD：置位控制端，DIN：置位数据端；输出端口：COUT：进位输出端，DOUT：计数输出端。
- 请按题中要求写出相应VHDL程序带计数使能的异步复位计数器输入端口：clk时钟信号rst异步复位信号en计数使能load同步装载data（装载）数据输入，位宽为10输出端口：q计数输出，位宽为10
- 编写一个4位二进制计数器，实体定义为cnt_16。要求复位信号reset为低电平时计数器清零，输入时钟信号为clk，上升沿触发，输出计数结果cnt和进位co。
- 【简答题】设计一带异步复位端、异步置数段(低电平有效)的四位加法计数器,时钟clk上升沿有效),复位信号clr,置数信号load、输入数据data、输出qout。并画出仿真波形
- 计数器正常计数时，当计数达到（ ）状态，进位输出端会输出一个有效信号，该输出端通常用于多片同步计数器的级联。 A: 最小计数 B: 最大计数 C: 中间计数 D: 初始计数