下面一段VHDL编程语句是正确的。（） signal a : std_logic; a <= “1”;
A: 正确
B: 错误
A: 正确
B: 错误
举一反三
- 下面一段VHDL编程语句是正确的。（） signal a : std_logic; a <= “1”;
- VHDL是强类型语言，所以STD_LOGIC型数据+1无法运算。
- VHDL是一种用于CPLD和FPGA的硬件编程语言。 A: 正确 B: 错误
- 在一个VHDL设计中，假设idata是一个信号，数据类型为std_logic_vector，试指出下面哪个赋值语句是错误的（ ） A: idata <= “00001111” B: idata <= b”0000_1111” C: idata <= X”AB” D: idata <= 16”01”
- 如想使用std命名空间，正确的程序语句是（）。 A: using std； B: namespace std； C: using namespace； D: using namespace std；