下列哪些语句不建议放入可综合RTL代码中？
A: for
B: while
C: initial
D: always
A: for
B: while
C: initial
D: always
举一反三
- Verilog的下列语句不能综合的是（） A: for B: always C: initial D: case
- Verilog的下列语句能综合的是（） A: initial B: repeat C: case D: while
- 关于always语句说法不正确的是（ ）。 A: always语句不能对wire型赋值 B: 如果要综合成触发器，同一个信号不能在两个always语句中被赋值 C: always语句之间是并行的，与initial之间也是并行的 D: always语句一定会被综合成触发器电路
- always语句和initial语句的关键区别是什么？能否相互嵌套？
- 中国大学MOOC: Verilog RTL代码经过综合后生成：