Verilog的下列语句不能综合的是（）
A: for
B: always
C: initial
D: case
A: for
B: always
C: initial
D: case
举一反三
- Verilog的下列语句能综合的是（） A: initial B: repeat C: case D: while
- 能够对Verilog<br/>HDL的reg类型变量赋值的语句有()。(本题4分) A: initial B: always C: assign D: case
- Verilog硬件描述语言中，语句块包括？ A: always语句块 B: begin-end语句块 C: fork-join语句块 D: initial语句块
- 下列哪些语句不建议放入可综合RTL代码中？ A: for B: while C: initial D: always
- 已下列语句中属于不能综合的Verilog结构的有 。 A: initial B: repeat C: while D: wait