在Verilog HDL的逻辑运算中，设 a = 4´b1010， a >>1结果是（ ）。
A: 4´b0101
B: 4´b1011
C: 4´b1110
D: 4´b0001
A: 4´b0101
B: 4´b1011
C: 4´b1110
D: 4´b0001
举一反三
- 在Verilog HDL的逻辑运算中，设 a = 4´b1010， a >>1结果是（ ）。 A: 4´b0101 B: 4´b1011 C: 4´b1110 D: 4´b0001
- 在Verilog HDL的逻辑运算中，设a=4´b1010，a>>1结果是（）。
- X=4‘b0001 ， Y=4'b0101 则 X || Y的结果是（ ）。 A: 0101 B: 1010 C: 0 D: 1
- 在Verilog HDL的逻辑运算中，设A=4´b1010，则表达式~A的结果为
- 在Verilog HDL语言中,a=4'b1010 ,那么&a= ( )。 A: 4'b1010 B: 4'b000 C: 1'b0 D: 1'b1