请设计一个状态图如图B5.5所示的[tex=2.786x1.214]khxHjZiquTkE2WY4B4ZZIw==[/tex]型状态机。[br][/br]该状态机有2个输入信号:[tex=2.214x0.929]zP16l4ODkZhjyIZc9/KPCQ==[/tex]和X，1个输出信号Z。该状态机有[tex=6.214x1.286]wuyue1jOPuKkte8+PGFlz4XEbxrxNPeHzMtTAw51/lY=[/tex]和[tex=1.5x1.0]u8PwVYkql3GO3VerOsQ0bw==[/tex]共4个状态。[tex=2.214x0.929]zP16l4ODkZhjyIZc9/KPCQ==[/tex]为异步复位信号，当[tex=2.214x0.929]zP16l4ODkZhjyIZc9/KPCQ==[/tex]为“1”时，状态机复位到[tex=1.429x1.0]CtCKxoVcjPpq8Zyo1mgENg==[/tex]状态;当[tex=2.214x0.929]zP16l4ODkZhjyIZc9/KPCQ==[/tex]为“O0”时，状态机正常工作。[br][/br]
举一反三
- 图 [tex=1.786x1.0]fMCmF5EoMWW1/reRW3FAAA==[/tex]表示一个时序状态机的状态转换图。 该状态机有四个状态, 在时钟作用下, 状态 机在四个状态之间轮流转换。状态机的状态 由[tex=2.5x1.286]oAG1ag4HUGNxikHpPyMaJQ==[/tex]两个寄存器 (触发器) 定义: 当 [tex=4.357x1.214]P8svevOT3gvhHIZGTeKNsg==[/tex]时, 输出信号[tex=2.429x1.0]lmYQbGR1AoXErAfJqRUqGw==[/tex]; 其余[tex=2.5x1.286]oAG1ag4HUGNxikHpPyMaJQ==[/tex]组合情况下, 输出 [tex=0.643x1.0]jDVSpgNhHe+VJmgvx3gg1Q==[/tex]均为 1 。 用 [tex=1.714x1.0]CGu4n2rpin8+Dzga1NPAhQ==[/tex]器件设计该时序状态机, 写出 [tex=2.929x1.0]6eoOGVTbOaCfVxCWuJiOvw==[/tex]源文件。[img=328x278]17d4c3386d73087.png[/img]
- 用8选1数据选择器74HC151设计一个组合逻辑电路.该电路有个输入逻辑变量[tex=3.143x1.214]fC00PSr7EsIcGln2s0pq/A==[/tex]和1个工作状态控制变量[tex=1.0x1.0]0KCelhZna0R9EGhYF1VZHA==[/tex].当[tex=2.286x1.0]tWG9IZNqNFq4F9KDUIWTIA==[/tex]时电路实现"意见一致"功能([tex=3.143x1.214]oFObQtwM9vyjjWL7fjyhww==[/tex]状态一致时输出为1,否则输出为0),而[tex=2.286x1.0]jr4wMrCTX6MyJhb8VjMtpg==[/tex]时电路实现"多数表决"功能,即输出与[tex=3.143x1.214]oFObQtwM9vyjjWL7fjyhww==[/tex]中多数的状态一致.
- 有容量为256[tex=0.786x1.071]dfsbjZO0cKfHBR/BMb9Rkw==[/tex] 4, 64K[tex=0.786x1.071]dfsbjZO0cKfHBR/BMb9Rkw==[/tex] 1, 1M[tex=0.786x1.071]dfsbjZO0cKfHBR/BMb9Rkw==[/tex]8, 128K[tex=0.786x1.071]dfsbjZO0cKfHBR/BMb9Rkw==[/tex]16为的ROM,试分别回答:这些ROM个有多少个地址线?[br][/br]
- 用 8 选 1 数据选择器 74LS151 设计一个组合电路。该电路有 3 个输入[tex=4.286x1.286]FT+5gfnxggNH4Wev78eIdw==[/tex]和一个工作模式控制变量[tex=1.071x1.286]/vZEgalrrOYkhzS9SMg+fg==[/tex]，当[tex=2.857x1.286]NsdAKfUlQ4BF7hgMCUsrZw==[/tex]时，电路实现“意见一致”功能（[tex=4.286x1.286]FT+5gfnxggNH4Wev78eIdw==[/tex]状态一致时输出为 1，否则输出为 0），而[tex=2.786x1.286]2Yzyp7YsvG73EtcVQ9NI3A==[/tex]时，电路实现“多数表决”功能，即输出与[tex=4.286x1.286]FT+5gfnxggNH4Wev78eIdw==[/tex]中多数的状态一致。
- 某电平异步时序电路有两个输入[tex=1.214x1.214]Eh13YTQY62V2jiw99mPjtA==[/tex]和[tex=1.214x1.214]CN6DjqLuf+rqHGJDNNgdBg==[/tex]和一个输出Z。当X2= 1时，Z总为0;当[tex=1.214x1.214]CN6DjqLuf+rqHGJDNNgdBg==[/tex]=0时， X的第一次从0 →1的跳变使Z变为1，该1输出信号-直保持到[tex=1.214x1.214]CN6DjqLuf+rqHGJDNNgdBg==[/tex]由0→1，才使Z为0。试用与非门实现该电路功能。