• 2022-07-24
    要用VerilogHDL定义一个1KB的RAM空间,下列语句合适的是
    A: reg [7:0] my_RAM[0:1023]
    B: reg my_RAM[0:1023]
    C: wire [7:0] my_RAM[0:1023]
    D: wire my_RAM[0:1023]