下列Verilog语句正确的是（）
A: wire[7..0] DATA；
B: assign y<;=a&b；
C: input reg d_in；
D: reg [7：0] q；
A: wire[7..0] DATA；
B: assign y<;=a&b；
C: input reg d_in；
D: reg [7：0] q；
D
举一反三
- 要用VerilogHDL定义一个1KB的RAM空间，下列语句合适的是 A: reg [7:0] my_RAM[0:1023] B: reg my_RAM[0:1023] C: wire [7:0] my_RAM[0:1023] D: wire my_RAM[0:1023]
- 如果要对输出y(位宽为8位)在过程块always里赋值，下列定义正确的是（ ）。 A: output [7:0] y; B: output reg [7:0] y; C: output [7:0] y;reg y; D: output [7:0] y;reg [7:0] y;
- 下列Verilog的关键字错误的是（ ） A: assign B: reg C: ngedge D: endcase
- 下列哪一个不是Verilog的关键词： A: assign B: always@ C: reg D: dout
- 下列Verilog HDL程序所描述的电路是（ ）module MED(Q, DATA,CLK)input DATA,CLK;output Q;reg Q;always @ (posedge CLK)beginQ <= DATA; endendmodule? RAM|T触发器|寄存器|D触发器
内容
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由连续赋值语句assign赋值的变量必须定位为（ ）数据类型。 A: wire B: reg C: memory D: integer
- 1
由连续赋值语句assign赋值的变量必须定义为（ ）数据类型。 A: reg B: wire C: integer D: memory
- 2
module CNT4(CLK,Q); output [3:0] Q; input CLK;reg ____ Q1 ; always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1; endmodule空格处应该填入： A: reg B: CLK C: Q1 D: [3:0]
- 3
module CNT4(CLK,Q); output [3:0] Q; input CLK;reg ____ Q1 ; always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1; endmodule空格处应该填入： A: reg B: CLK C: Q1 D: [3:0]
- 4
Verilog HDL语法中，代码output CO;reg CO;问CO的变量类型？ A: reg型 B: wire型