• 2022-06-29
    在测试程序TestBench中,对于输入信号需要定义为哪种类型?()
    A: wire
    B: reg
    C: 都可以
    D: 不需要定义
  • B
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    内容

    • 0

      Verilog语言规定的两种主要的数据类型分别是wire(或net)和reg。程序模块中输入,输出信号的缺省类型为reg。

    • 1

      Verilog设计模块中,输入端口和双向端口不能定义为reg类型。______

    • 2

      在编写测试程序TestBench时,以下对仿真时间单位/时间精度定义错误的是

    • 3

      由连续赋值语句assign赋值的变量必须定义为( )数据类型。 A: reg B: wire C: integer D: memory

    • 4

      在电路建模中,module的输出信号仅能定义为reg数据类型。