• 2022-06-29
    关于Testbench,以下说法错误的是
    A: Testbench也是一个Verilog模块
    B: Testbench可以使用Verilog中的不可综合语句来产生输入激励
    C: Testbench本身不需要定义输入输出信号
    D: Testbench需要先综合再使用