关于Testbench,以下说法错误的是
A: Testbench也是一个Verilog模块
B: Testbench可以使用Verilog中的不可综合语句来产生输入激励
C: Testbench本身不需要定义输入输出信号
D: Testbench需要先综合再使用
A: Testbench也是一个Verilog模块
B: Testbench可以使用Verilog中的不可综合语句来产生输入激励
C: Testbench本身不需要定义输入输出信号
D: Testbench需要先综合再使用
举一反三
- 关于TestBench的描述,错误的是( ) A: TestBench既可以用来验证电路的功能,也可以用来验证电路的时序 B: TestBench可以不含验证待测电路输出信号正确性的功能 C: TestBench功能包括为待测电路的输入产生激励 D: TestBench使用硬件描述语言进行编写,可被综合成硬件电路
- 智慧职教: Verilog Testbench(测试模块)只有模块名字,没有端口列表。
- 在测试程序TestBench中,对于测试输入信号需要定义为哪种类型?()
- VerilogTestBench通过____将待测试的Verilog设计实体模块程序加入到TestBench程序中。
- 在测试程序TestBench中,对于输入信号需要定义为哪种类型?() A: wire B: reg C: 都可以 D: 不需要定义