一个SystemVerilogHDL测试程序需要包含以下哪些要素()?
A: 待测模块
B: 激励信号
C: 过程块
D: 输出响应
A: 待测模块
B: 激励信号
C: 过程块
D: 输出响应
举一反三
- 在SystemVerilog测试程序中，施加激励信号的方法有哪些（）。 A: 通过文件施加 B: 在实例化模块时施加 C: 通过always过程块施加 D: 通过initial过程块施加
- 激励是一个过程，以下哪些属于激励过程中的要素（ ）。 A: 刺激 B: 需要 C: 动机 D: 行为
- 激励是一个过程，以下哪些属于激励过程中的要素（ ）。 A: 刺激 B: 需要 C: 动机 D: 行为 E: 目标 F: 心态
- 单独测试一个模块时，有时需要一个【】程序驱动被测试的模块。
- 【填空题】对于一个含有n个输入变量的程序,采用标准性边界值分析法测试程序会产生 个测试用例,采用健壮性边界值分析法测试程序需要 个测试用例