如果要对输出y(位宽为8位)在过程块always里赋值，下列定义正确的是（ ）。
A: output [7:0] y;
B: output reg [7:0] y;
C: output [7:0] y;reg y;
D: output [7:0] y;reg [7:0] y;
A: output [7:0] y;
B: output reg [7:0] y;
C: output [7:0] y;reg y;
D: output [7:0] y;reg [7:0] y;
举一反三
- 要判断数值型变量y能否被7整除，错误的条件表达式为____。 A: y Mod 7 = 0 B: Int(y/7) = y/7 C: y\7 = 0 D: Fix(y/7)=y/7
- 设X，Y为两个随机变量，且P{X ³0，Y ³ 0} = 3/7 , P{X ³ 0} = P{ Y ³ 0} = 4/7 ,则P{max(X, Y) ³ 0} = ( )． A: 1/7 B: 3/7 C: 4/7 D: 5/7
- 这段程序输出驱动共阳极数码管，下列叙述中正确的有：module Learn4_1(a,b,c,y); input a,b,c; output reg[6:0] y; always@(a or b or c) case({a,b,c}) 3'b000: y=7'b1111110; 3'b001: y=7'b0110000; 3'b010: y=7'b0110000; 3'b011: y=7'b1101101; 3'b100: y=7'b0110000; 3'b101: y=7'b1101101; 3'b110: y=7'b1101101; 3'b111: y=7'b1111001; default: y=7'b1111110; endcaseendmodule A: 数码管显示的字形为0至8； B: 数码管显示的字形为 0至7； C: 当a,b均为0时，若c为1，数码管显示1； D: 当a,b,c全为1时，数码管显示0；
- 下面是四选一数据选择器的部分代码，要补全代码可以选择（ ）。（？）always@(*)begin if (s==2'b00) y=p0; else if (s==2'b01) y=p1; else if (s==2'b10) y=p2; else y=p3;end A: module mux4_1 (p3,p2,p1,p0,s,y);input p3,p2,p1,p0;input[1:0] s;output y;... ...endmodule B: module mux4_1 (p3,p2,p1,p0,s,y);input p3,p2,p1,p0;input[1:0] s;output y;reg y;... ...endmodule C: module mux4_1 ( input p3,p2,p1,p0; input[1:0] s; output reg y;）... ...endmodule D: module mux4_1 (input p3,p2,p1,p0;input[1:0] s;output y )... ...endmodule
- 下列Verilog语句正确的是（） A: wire[7..0] DATA； B: assign y<;=a&b； C: input reg d_in； D: reg [7：0] q；