Verilog HDL的设计模块可以被高层次的系统( )，成为系统的一部分。
A: 输入
B: 输出
C: 仿真
D: 调用
A: 输入
B: 输出
C: 仿真
D: 调用
举一反三
- Verilog HDL的模块端口定义用来声明电路设计模块的( )端口。 A: 输入 B: 输出 C: 双向 D: 全部输入/输出
- Verilog HDL可以从算法级,门级到开关级的多种抽象设计层次的数字系统建模。（）
- 一个完整的Verilog HDL设计模块包括端口定义、______ 、______ 和______ 4个部分。
- 所设计模块的端口调用了一个模块，被调用模块有输入端口和输出端口，那么被调用模块的输入端口可以接收哪些数据类型信号？ A: wire B: reg C: parameter D: time
- Verilog HDL中的端口类型包括（ ）。 A: 输入 B: 输出 C: 输入/输出 D: wire