在模块中如果没有明确地说明输入、输出端口的数据类型，则其缺省值是位宽为1位的wire型变量。
举一反三
- 在Verilog HDL程序中，如果没有说明输入、输出变量的数据类型，则默认是wire型变量。对吗？
- 模块中的输入/输出信号类型缺省为wire型。
- 某模块的 I/O 端口说明： “input [7:0] a;”，则关于该端口说法正确的是（ ）。 A: 输入端口，位宽为8 B: 输出端口，位宽为8 C: 输入端口，位宽为7 D: 输出端口，位宽为7
- 如果wire类型的变量说明后未被幅值，则其缺省值为（ ）。
- 一模块的I/O端口声明“input[7:0]a;”,则关于该端口说法正确的是() A: 输入端口，位宽为7 B: 输入端口，位宽为8 C: 输出端口，位宽为7 D: 输出端口，位宽为8