74LS293型计数器的逻辑图、外引线排列图及功能表如图21-39所示。它有两个时钟脉冲输入端CP0和CP1。试问(1)从CP0输入，Q0输出时，是几进制计数器?(2)从CP1输入，Q3，Q2，Q1输出时，是几进制计数器?(3)将Q0端接到CP1端，从CP0输入，Q3，Q2，Q1，Q0输出时，是几进制计数器?图中R0(1)和R0(2)是清零输入端，当该两端全为1时，将四个触发器清零。
举一反三
- 如图所示为二进制异步加法计数器，如果想实现二进制计数功能，CP0，CP1应该怎么接？[img=985x287]17e43ccb8c31f3d.png[/img] A: CP0 =CP，CP1悬空 B: CP1 = CP，CP0悬空 C: CP0 = CP, CP1 = Q0 D: CP1 =CP, CP0 = Q3
- 与非门构成的SR锁存器的输入S=0，R=0时，其输出状态为（）。 A: Q=0，Q’=1 B: Q=1，Q’=0 C: Q=1，Q’=1 D: Q=0，Q’=0
- 由D触发器的应用电路如图7－67所示，设触发器输出Q的初值为0，在时钟CP脉冲的作用下，输出Q为()。 A: 1 B: CP C: 脉冲信号，频率为时钟脉冲频率的1／2 D: 0
- 或非门构成的基本RS触发器的输入S=1，R=1时，其输出状态为（）。 A: Q=0，Q’=1 B: Q=1，Q’=0 C: Q=1，Q’=1 D: Q=0，Q’=0
- 主从型RS触发器的逻辑符号如图所示，其输出状态的变化，发生在时钟脉冲CP的————；已知输入端S=0，R=1，在CP触发边沿作用下，其输出端Q为————。 6ad6d5fd4caaab00e136104739ee6261.jpg