Verilog HDL语言中基本单元是什么（） A: always语句 B: module C: main D: function

2022-06-07

Verilog HDL语言中基本单元是什么（）
A: always语句
B: module
C: main
D: function

答案：

C

0
Verilog HDL的基本单元是模块。
1
中国大学MOOC: Verilog HDL的always块语句中的语句是语句。
2
‎module cnt32‎‎(‎‎ input clk,‎‎ output reg[31:0] q‎‎);‎‎always @(posedge clk) ‎‎ q = q + 1'b1;‎‎endmodule‎‎上述HDL程序是用什么语言写的？‎ A: C++ B: Java C: Verilog D: VHDL
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module cnt32‌ ‌( ‌ input clk,‌ ‌ output reg[31:0] q‌ ‌);‌ ‌always @(posedge clk)‌ ‌ q = q + 1'b1;‌ ‌endmodule‌ ‌上述HDL程序是用什么语言写的？（）。 A: VHDL B: Verilog C: Java D: C++
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module cnt32( input clk, output reg[31:0] q);always @(posedge clk) q = q + 1'b1;endmodule上述HDL程序是用什么语言写的？ A: C++ B: Java C: Verilog D: VHDL

Verilog HDL语言中基本单元是什么（ ） A: always语句 B: module C: main D: function