在VHDL中clock’EVENT
AND clock=’0’表示( )
A: 上升沿
B: 下降沿
C: 上升沿或下降沿
D: 高电平
AND clock=’0’表示( )
A: 上升沿
B: 下降沿
C: 上升沿或下降沿
D: 高电平
举一反三
- 在VHDL中,可以用语句clock’event and clock=’0’表示检测clock上升沿。（ ）
- 【单选题】在 VHDL 中,用语句 表示检测 clock 的上升沿。 A 、 clock’event B 、 clock’event and clock=’1’ C 、 clock=’1’ D 、 clock’event and clock=’0’ A. clock’event B. clock’event and clock=’1’ C. clock=’1’ D. clock’event and clock=’0’
- 在VHDL中,用语句表示检测clock的上升沿。A、clock’eventB、clock’eventandclock=’1’C、clock=’1’D、clock’eventandclock=’0’
- 下述描述正确的是 A: falling_edge(clock1hz)表示上升沿 B: rising_edge(clock1hz)表示上升沿 C: CLK 'event and CLK = '0'表示上升沿 D: CLK 'event and CLK = '1'表示下降沿
- 语句 @ (posedge clock, negedge clock) q = d; 的含义是 。 A: 在clock下降沿赋值 B: 在clock上升沿赋值 C: 与@ (clock) q = d;作用相同 D: 该语句是错误的