在VHDL中,用语句表示检测clock的上升沿。A、clock’eventB、clock’eventandclock=’1’C、clock=’1’D、clock’eventandclock=’0’
举一反三
- 【单选题】在 VHDL 中,用语句 表示检测 clock 的上升沿。 A 、 clock’event B 、 clock’event and clock=’1’ C 、 clock=’1’ D 、 clock’event and clock=’0’ A. clock’event B. clock’event and clock=’1’ C. clock=’1’ D. clock’event and clock=’0’
- 在VHDL中,可以用语句clock’event and clock=’0’表示检测clock上升沿。（ ）
- 在VHDL中clock’EVENT<br/>AND clock=’0’表示( ) A: 上升沿 B: 下降沿 C: 上升沿或下降沿 D: 高电平
- 语句 @ (posedge clock, negedge clock) q = d; 的含义是 。 A: 在clock下降沿赋值 B: 在clock上升沿赋值 C: 与@ (clock) q = d;作用相同 D: 该语句是错误的
- 下列Verilog HDL代码描述中，采用时钟信号clock上升沿和复位信号reset下降沿触发的是（ ）。 A: always @ ( posedge clock, negedge reset ) if ( reset ) B: always @ ( posedge clock, negedge reset ) if ( ! reset ) C: always @ ( clock, reset ) if ( reset ) D: always @ ( posedge clock or negedge reset ) if ( reset==0 )