在verilog HDL中，下列语句哪个不是条件语句？（ ）
A: if-else
B: case
C: casez
D: repeat
A: if-else
B: case
C: casez
D: repeat
D
举一反三
- 在verilog HDL中，下列语句哪个不是条件语句？（ ） A: if-else B: case C: casez D: repeat
- 在verilog HDL中，下列语句哪个不是条件语句？（ ） A: for B: if-else C: case D: casez
- 在verilog中，下列语句哪个不是分支语句？（） A: if-else B: case C: casez D: repeat
- 在Verilog HDL语言中，下列语句哪个是循环语句？ A: if-else B: case C: casez D: repeat
- 在Verilog语句中，下列哪个不是分支语句（）。 A: if-else语句 B: case语句 C: casez语句 D: repeat语句
内容
- 0
在verilog HDL中，下列语句哪个不是循环语句？（ ） A: while B: for C: casez D: repeat
- 1
在Systemverilog中,下列语句哪个不是分支语句?() A: if-else B: case C: casez D: repeat
- 2
在Verilog中，下列语句哪个不是分支语句？（ ） A: if...else B: case C: casez D: repeat
- 3
在verilog HDL中，下列语句哪个不是循环语句？（ ） A: casez B: fo C: while D: epeat
- 4
下列Verilog HDL语句可综合的是（ ）。 A: deassign B: specify C: casez D: repeat