中国大学MOOC: 假定Reg A中初始值位50,执行如下程序后,Reg A 和Reg B的值是( )(答案请用两个空格隔开)Reg A <=125;Reg B<=Reg A
中国大学MOOC: 假定Reg A中初始值位50,执行如下程序后,Reg A 和Reg B的值是( )(答案请用两个空格隔开)Reg A <=125;Reg B<=Reg A
输入信号 DI0、AI0和GI0的数值可以直接读入,那么下列赋值表达式错误的是( ) A: VAR dionum dioval1:=0, dioval1:=DI0 B: Var bool flag1, flag1:=DI0 C: VAR num reg6:=0; reg6:=AI0; D: VAR num reg7:=0; reg7:=GI0;
输入信号 DI0、AI0和GI0的数值可以直接读入,那么下列赋值表达式错误的是( ) A: VAR dionum dioval1:=0, dioval1:=DI0 B: Var bool flag1, flag1:=DI0 C: VAR num reg6:=0; reg6:=AI0; D: VAR num reg7:=0; reg7:=GI0;
已知a=4’b1001,则执行下面的语句之后: reg [5:0] f; f=a<<2;变量f的值为( ) A: 6’b100100 B: 6’b000100 C: 6’b000111 D: 6’b100111
已知a=4’b1001,则执行下面的语句之后: reg [5:0] f; f=a<<2;变量f的值为( ) A: 6’b100100 B: 6’b000100 C: 6’b000111 D: 6’b100111
verilogHDL中 reg[n-1:0] mema;与 reg mema [n-1:0] ;两个语句是相同的,都是定义了reg型变量mema。
verilogHDL中 reg[n-1:0] mema;与 reg mema [n-1:0] ;两个语句是相同的,都是定义了reg型变量mema。
以下不能用于判断字符串str是否符合正则reg的语句是 A: !!reg.test(str) B: !!reg.exec(str) C: !!str.match(reg) D: !!str.contains(reg)
以下不能用于判断字符串str是否符合正则reg的语句是 A: !!reg.test(str) B: !!reg.exec(str) C: !!str.match(reg) D: !!str.contains(reg)
【判断题】一个CCE包括9个REG,1个REG包括4个频域上连续的RE
【判断题】一个CCE包括9个REG,1个REG包括4个频域上连续的RE
下列标识符中,哪个是合法的标识符: A: $Not_Ack B: REG C: fsm-led D: reg
下列标识符中,哪个是合法的标识符: A: $Not_Ack B: REG C: fsm-led D: reg
在一个Filter中,处理filter的业务的是()方法 A: dealFilter(ServletRequest reg,ServletResponse res,FilterChain chain) B: dealFilter(ServletRequest reg,ServletResponse res) C: doFilter(ServletRequest reg,ServletResponse res,FilterChain chain) D: doFilter(ServletRequest reg,ServletResponse res)
在一个Filter中,处理filter的业务的是()方法 A: dealFilter(ServletRequest reg,ServletResponse res,FilterChain chain) B: dealFilter(ServletRequest reg,ServletResponse res) C: doFilter(ServletRequest reg,ServletResponse res,FilterChain chain) D: doFilter(ServletRequest reg,ServletResponse res)
在SDH链状传输网络中,所谓再生段不是指()。 A: TM与REG之间的段落 B: REG与REG之间的段落 C: REG与ADM之间的段落 D: ADM与TM之间的段落
在SDH链状传输网络中,所谓再生段不是指()。 A: TM与REG之间的段落 B: REG与REG之间的段落 C: REG与ADM之间的段落 D: ADM与TM之间的段落
在Verilog中,如果在过程语句中给某个信号赋值,则该信号必须定义成()型变量。 A: input reg B: output C: reg D: output reg
在Verilog中,如果在过程语句中给某个信号赋值,则该信号必须定义成()型变量。 A: input reg B: output C: reg D: output reg