在Verilog中，如果在过程语句中给某个信号赋值，则该信号必须定义成（）型变量。
A: input reg
B: output
C: reg
D: output reg
A: input reg
B: output
C: reg
D: output reg
D
举一反三
- Verilog HDL语法中，代码output CO;reg CO;问CO的变量类型？ A: reg型 B: wire型
- 如果要对输出y(位宽为8位)在过程块always里赋值，下列定义正确的是（ ）。 A: output [7:0] y; B: output reg [7:0] y; C: output [7:0] y;reg y; D: output [7:0] y;reg [7:0] y;
- 在过程语句always@引导的顺序语句中, 被赋值信号不一定是reg型变量? 错误|正确
- 在过程语句[email protected]引导的顺序语句中, 被赋值信号不一定是reg型变量（）
- 中国大学MOOC: 在过程语句always@引导的顺序语句中, 被赋值信号不一定是reg型变量
内容
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reg:是寄存器数据类型的关键字，其表示一个抽象的数据存储单元。reg只能在和always中赋值。而reg在过程赋值语句中使用。reg型数据常用来表示always模块内的指定信号，代表触发器。通常在设计中要由always模块通过使用行为描述语句来表达逻辑关系。在always块内被赋值的每一个信号都必须定义为reg型。
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在always引导的顺序语句中,被赋值的信号必须是reg型。(<br/>)
- 2
连续赋值语句可为wire型变量赋值，过程赋值方式可对reg型变量赋值。 （ ）
- 3
过程赋值语句，多用于对reg类型的变量赋值。
- 4
verilogHDL中 reg[n-1:0] mema；与 reg mema [n-1:0] ；两个语句是相同的，都是定义了reg型变量mema。