在Verilog中，如果在过程语句中给某个信号赋值，则该信号必须定义成（）型变量。
A: input reg
B: output
C: reg
D: output reg
A: input reg
B: output
C: reg
D: output reg
举一反三
- Verilog HDL语法中，代码output CO;reg CO;问CO的变量类型？ A: reg型 B: wire型
- 如果要对输出y(位宽为8位)在过程块always里赋值，下列定义正确的是（ ）。 A: output [7:0] y; B: output reg [7:0] y; C: output [7:0] y;reg y; D: output [7:0] y;reg [7:0] y;
- 在过程语句always@引导的顺序语句中, 被赋值信号不一定是reg型变量? 错误|正确
- 在过程语句[email protected]引导的顺序语句中, 被赋值信号不一定是reg型变量（）
- 中国大学MOOC: 在过程语句always@引导的顺序语句中, 被赋值信号不一定是reg型变量