SDH中STM—1的速率是  Mb/s。

ADC0809芯片，当CLK=500kHz时，转换时间为（）μs。

2.5L/s = m3/h: A: 3 B: 8 C: 10 D: 9

图像文件的数据量s(字节)与图象水平、垂直方向的像素数量h、w和颜色深度c的关系是（ ）。 A: A. s=h×w×c/2 B: s=(h×w×c)/8 C: s=(h×w×c)/16 D: s=(h×w)/c/32

(多选题, 2分)时钟上升沿检测语句可以是？ A: CLK'EVENT AND CLK='1' B: CLK'EVENT AND CLK='0' AND CLK'LAST_VALUE='1' C: CLK'LAST_VALUE='1' AND CLK='0' D: RISING_EDGE(CLK) E: FALLING_EDGE(CLK) F: CLK'EVENT AND CLK='1' AND CLK'LAST_VALUE='0' G: CLK'LAST_VALUE='0' AND CLK='1'

时钟信号CLK在进程中为敏感信号,可用于检测CLK上升沿的语句有 A: IF CLK'EVENT AND CLK=‘1’ B: IF CLK'EVENT AND CLK=‘0’ C: IF CLK=‘1’AND CLK'LAST_VALUE =‘0’ D: IF rising_edge(CLK) E: IF CLK=‘1’ F: wait until CLK=‘1’

CLK'EVENT AND CLK='1'表示CLK的 ( )

下面对时钟上升沿检测的VHDL描述中，错误的是（ ）。 A: if clk’event and clk = ‘1’ then B: if falling_edge(clk) then C: if clk’event and clk’last value=‘1’ then D: if clk’ not stable and clk = ‘1’ then

在所列对时钟上升沿检测的VHDL描述中，错误的是（ ）。 A: if clk’event and clk = ‘1’ then B: if falling_edge(clk) then C: if clk’ not stable and clk = ‘1’ then D: if clk’event and clk’last value=‘1’ then

对于正反馈控制系统,若前向通路传递函数是G(s),反馈回路传递函数是H(s),则该闭环控制系统的传递函数为 A: G(s)/[1-G(s)H(s)] B: G(s)/[1+G(s)H(s)] C: H(s)/[1-G(s)H(s)] D: H(s)/[1+G(s)H(s)]