下列Verilog HDL程序所描述电路功能是（ ）module ShiftReg (Q,Din,CP,CLR_); input Din; //Serial Data inputs input CP, CLR_; //Clock and Reset output reg [3:0] Q; //Register output always @ (posedge CP or negedge CLR_) if (!CLR_) Q <= 4b0000; else begin //Shift right Q[0] <= Din; Q[3:1] <= Q[2:0]; endendmodule

‌羊的齿式为‎ A: 2（0 0 3 0/ 4 0 3 0）=20 B: 2（0 0 3 3/ 4 0 3 3）=32 C: 2（4 0 3 0/ 4 0 3 0）=28 D: 2（4 0 3 3/ 4 0 3 3）=40

【单选题】如图示代码,下面哪个是正确的输出结果 A. 0  1  2  3  4  5 B. 0  1  2  3  4  5 0  1  2  3  4  5 0  1  2  3  4  5 0  1  2  3  4  5 C. 0  1  2  3  4  5 0  1  2  3  4  5 0  1  2  3  4  5 D. 0  1  2  3  4  5 0  1  2  3  4  5 0  1  2  3  4  5 0  1  2  3  4  5 0  1  2  3  4  5

如下线性规划模型的最显然的一个基可行解是 max z=x1+2*x2s.t. 3*x1+x2&#91;=3 2x1+3*x2<=2 x1&#93;=0, x2>=0 A: (0 0 3 2) B: (0 3 2 0) C: (3 2 0 0 ) D: (2 3 0 0)

单元体处于纯剪应力状态，其主应力特点为：（） A: Aσ1=σ2>0，σ3=0 B: Bσ1=0，σ2=σ3<0 C: Cσ1>0，σ2=0，σ3<0，│σ1│=│σ3│ D: Dσ1>0，σ2=0，σ3<0，│σ1│>│σ3│

【单选题】Which of the following matrices does not have the same determinant of matrix B: [1, 3, 0, 2; -2, -5, 7, 4; 3, 5, 2, 1; -1, 0, -9,-5] A. [1, 3, 0, 2; -2, -5, 7, 4; 0, 0, 0, 0; -1, 0, -9, -5] B. [1, 3, 0, 2; -2, -5, 7, 4; 1, 0, 9, 5; -1, 0, -9, -5] C. [1, 3, 0, 2; -2, -5, 7, 4; 3, 5, 2, 1; -3, -5, -2, -1] D. [1, 3, 0, 2; -2, -5, 7, 4; 0, 0, 0, 1; -1, 0, -9, -5]

图示应力状态，其主应力关系必有（） A: σ1≥σ2，σ3=0 B: σ3≤σ2≤0，σ1＞0 C: σ1≥σ2≥σ3≥0 D: σ3≤σ2，σ1＞0

单元体的应力状态如图示，其主应力为( )[img=80x70]180347ed27c26a1.png[/img] A: σ1=σ2>0，σ3=0 B: σ1=0，σ2=σ3<0 C: σ1>0, σ2=0, σ3<0，∣σ1∣=∣σ3∣ D: σ1>0, σ2=0, σ3<0，∣σ1∣>∣σ3∣

微元体的应力状态如图示，关于其主应力有下列四种答案：（） A: σ1＞σ2＞0，σ3＝0 B: σ3＜σ2＜0，σ1＝0 C: σ1＞0，σ2＝0，σ3＜0，|σ1|＜|σ3| D: σ1＞0，σ2＝0，σ3＜0，|σ1|＞|σ3|

下列向量组中，（ ）是线性无关向量组。 A: (1, 1, 0), (0, 2, 0), (0, 0, 3) B: (1, 2), (3, 0), (5, 1) C: (2, 6, 0), (3, 9, 0), (0, 0, 2) D: (1, 2), (--3, 0), (5, 1)