测试二-五-十进制异步计数器74LS90的逻辑功能时，构成五进制的方法是脉冲由（ ）输入，输出由（ ）输出。
A: CP0,Q2Q1Q0
B: CP1,Q2Q1Q0
C: CP1,Q3Q2Q1
D: CP0,Q3Q2Q1
A: CP0,Q2Q1Q0
B: CP1,Q2Q1Q0
C: CP1,Q3Q2Q1
D: CP0,Q3Q2Q1
举一反三
- 与非门构成的SR锁存器的输入S=0，R=0时，其输出状态为（）。 A: Q=0，Q’=1 B: Q=1，Q’=0 C: Q=1，Q’=1 D: Q=0，Q’=0
- 或非门构成的基本RS触发器的输入S=1，R=1时，其输出状态为（）。 A: Q=0，Q’=1 B: Q=1，Q’=0 C: Q=1，Q’=1 D: Q=0，Q’=0
- 假设两个时期如t=1,2。这两个时期的产量分别为q 1,q 2。第一期的成本为C 1(q 1),第二期的成本为C 2(q 2,q 1)。“学习效应”是指 ( ) A: ∂C 2/∂q 1>;0 B: ∂C 1/∂q 2<;0 C: ∂C 2/∂q 1<;0 D: ∂C 1/∂q 1<;0
- 与非门构成的基本RS触发器的输入S=0,R=0时,其输出状态为()。 A: Q=0，Q=1 B: Q=1，Q=0 C: Q=1，Q=1 D: Q=0，Q=0 E: 状态不确定
- 下列Verilog HDL程序所描述电路功能是（ ）module ShiftReg (Q,Din,CP,CLR_); input Din; //Serial Data inputs input CP, CLR_; //Clock and Reset output reg [3:0] Q; //Register output always @ (posedge CP or negedge CLR_) if (!CLR_) Q <= 4b0000; else begin //Shift right Q[0] <= Din; Q[3:1] <= Q[2:0]; endendmodule