在Verilog HDL的端口声明语句中，用关键字声明端口为双向。（）
A: inout
B: INOUT
C: input
D: output
A: inout
B: INOUT
C: input
D: output
举一反三
- Verilog HDL的端口声明语句中，用（ ）关键字声明端口为双向端口。 A: INOUT B: BUFFER C: buffer D: inout
- 任Verilog HDL的端口声明语句中，用（）关键字声明端口为双向端口。 A: inout B: INOUT C: BUFFER D: buffer
- 在Verilog HDL的端口声明语句中，用( )关键字声明端口为双向方向。 A: inout B: INOUT C: BUFFER D: buffer
- VerilogHDL的端口声明语句中,用()关键字声明端口为双向端口。 A: inout B: INOUT C: buffer D: BUFFER
- 在Verilog HDL语言的端口声明语句中，用（ ）关键字声明端口为输出端口。 A: input B: OUTPUT C: output D: out