Verilog HDL的端口声明语句中，用（ ）关键字声明端口为双向端口。
A: INOUT
B: BUFFER
C: buffer
D: inout
A: INOUT
B: BUFFER
C: buffer
D: inout
举一反三
- 任Verilog HDL的端口声明语句中，用（）关键字声明端口为双向端口。 A: inout B: INOUT C: BUFFER D: buffer
- 在Verilog HDL的端口声明语句中，用( )关键字声明端口为双向方向。 A: inout B: INOUT C: BUFFER D: buffer
- VerilogHDL的端口声明语句中,用()关键字声明端口为双向端口。 A: inout B: INOUT C: buffer D: BUFFER
- 在Verilog HDL的端口声明语句中，用关键字声明端口为双向。（） A: inout B: INOUT C: input D: output
- 在VHDL的端口声明语句中，用( )声明端口模式为双向方向。 A: IN B: INOUT C: OUT D: BUFFER