试用Verilog HDL分别设计一个8位D锁存器和一个下降沿触发的8位D触发器。并比较其异同点
module DFF(D,CLK, Q,Qn); input [7:0] D; input CLK; output reg [7:0] Q, Qn; always @(negedge CLK) begin Q <= D; Qn <= ~ Q; end endmodule
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举一反三
内容
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读下面程序,该程序描述的是 ( ) 。module async_rddf(Clk, D,Q,Qb); input Clk, D;output reg Q,Qb;always @(posedge Clk)begin Q<=D;Qb<=~D;end endmodule A: 高电平敏感的D锁存器 B: 低电平触发的D锁存器 C: 上升沿触发的D触发器 D: 下降沿触发的D触发器
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n位并联比较型ADC,有( )个触发器和( )个电压比较器。
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在Verilog HDL中,使用关键词 表示上升沿触发,使用关键词 表示下降沿触发。
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下列触发器中没有约束条件的是( ) A: SR锁存器 B: 脉冲触发SR触发器 C: 电平触发SR触发器 D: 边沿D触发器
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在基于Verilog HDL的触发器的设计中,能够实现下降沿触发的关键字是( )。 A: posedge B: negedge C: notif0 D: notif1