• 2022-07-28
    在一个VHDL设计中,S是一个信号,数据类型为 std_logic_vector,下面哪些赋值语句是正确的?
    A: S<=B"00111011";
    B: S<="00111011";
    C: S<=X"3B";
    D: S<=16"3B";
  • 举一反三