测试二-五-十进制异步计数器74LS90的逻辑功能时，构成十进制的方法是（ ）与（ ）相接，脉冲由（ ）输入，输出由Q3Q2Q1Q0输出。
A: CP0，Q0，CP1
B: CP1，Q0，CP0
C: CP1，Q3，CP0
D: CP0，Q3，CP1
A: CP0，Q0，CP1
B: CP1，Q0，CP0
C: CP1，Q3，CP0
D: CP0，Q3，CP1
举一反三
- 测试二-五-十进制异步计数器74LS90的逻辑功能时，构成十进制的方法是（ ）与（ ）相接，脉冲由（ ）输入，输出由Q3Q2Q1Q0输出。 A: CP0，Q0，CP1 B: CP1，Q0，CP0 C: CP1，Q3，CP0 D: CP0，Q3，CP1
- 测试二-五-十进制异步计数器74LS90的逻辑功能时，构成五进制的方法是脉冲由（ ）输入，输出由（ ）输出。 A: CP0,Q2Q1Q0 B: CP1,Q2Q1Q0 C: CP1,Q3Q2Q1 D: CP0,Q3Q2Q1
- 下列Verilog HDL程序所描述电路功能是（ ）module ShiftReg (Q,Din,CP,CLR_); input Din; //Serial Data inputs input CP, CLR_; //Clock and Reset output reg [3:0] Q; //Register output always @ (posedge CP or negedge CLR_) if (!CLR_) Q <= 4b0000; else begin //Shift right Q[0] <= Din; Q[3:1] <= Q[2:0]; endendmodule
- 下列Verilog HDL程序所描述电路功能是 .module _4bit_cnt (CP,nCR,Q,Mod); input CP, nCR, Mod; output reg [3:0] Q; always @ (posedge CP or negedge nCR) if (~nCR) Q <= 4b0000; else if (Mod==1) Q <= Q + 1b1; elseQ <= Q - 1b1; endmodule
- 由D触发器的应用电路如图7－67所示，设触发器输出Q的初值为0，在时钟CP脉冲的作用下，输出Q为()。 A: 1 B: CP C: 脉冲信号，频率为时钟脉冲频率的1／2 D: 0