在进程语句PROCESS(CLK,D1)中的CLK和D1称为
A: 输入信号
B: 输出信号
C: 敏感信号
D: 通信信号
A: 输入信号
B: 输出信号
C: 敏感信号
D: 通信信号
举一反三
- 时钟信号CLK在进程中为敏感信号,可用于检测CLK上升沿的语句有 A: IF CLK'EVENT AND CLK=‘1’ B: IF CLK'EVENT AND CLK=‘0’ C: IF CLK=‘1’AND CLK'LAST_VALUE =‘0’ D: IF rising_edge(CLK) E: IF CLK=‘1’ F: wait until CLK=‘1’
- 时钟信号CLK在进程中为显式或隐式敏感信号，下面语句中不可用于检测CLK上升沿的是 。 A: IF CLK'EVENT AND CLK=‘1’ B: IF CLK'EVENT AND CLK=‘0’ C: IF CLK=‘1’AND CLK'LAST_VALUE =‘0’ D: IFCLK=‘1’
- 若某进程PROCESS是一个无敏感信号列表的进程，进程中的启动条件语句是：WAIT UNTIL CLK='1'，则该进程的启动条件是（ ）
- 下述描述正确的是 A: a:=b+c；说明是变量赋值可以在process外 B: a<=b+c；说明是信号赋值只能在process外 C: 有时钟信号clk，则clk’event AND clk=’1’表示时钟的上升沿 D: 上述都不准确
- 如下Verilog HDL程序所描述的是一个触发器，对它的描述正确的是（ ）module FF(Q,DATA,CLK)input DATA,CLK;output Q;reg Q; always @ (posedge CLK) begin Q <= DATA; endendmodule A: 该触发器对CLK信号的高电平敏感。 B: 该触发器对CLK信号的低电平敏感。 C: 该触发器对CLK信号的上升沿敏感。 D: 该触发器对CLK信号的下降沿敏感。