如下Verilog HDL程序所描述的是一个触发器，对它的描述正确的是（ ）module FF(Q,DATA,CLK)input DATA,CLK;output Q;reg Q; always @ (posedge CLK) begin Q <= DATA; endendmodule
A: 该触发器对CLK信号的高电平敏感。
B: 该触发器对CLK信号的低电平敏感。
C: 该触发器对CLK信号的上升沿敏感。
D: 该触发器对CLK信号的下降沿敏感。
A: 该触发器对CLK信号的高电平敏感。
B: 该触发器对CLK信号的低电平敏感。
C: 该触发器对CLK信号的上升沿敏感。
D: 该触发器对CLK信号的下降沿敏感。
举一反三
- 读下面程序，该程序描述的是 （ ） 。module async_rddf(Clk, D,Q,Qb); input Clk, D;output reg Q,Qb;always @(posedge Clk)begin Q<=D;Qb<=~D;end endmodule A: 高电平敏感的D锁存器 B: 低电平触发的D锁存器 C: 上升沿触发的D触发器 D: 下降沿触发的D触发器
- 中国大学MOOC: 如下Verilog HDL程序所描述的是一个触发器，对它的描述正确的是（ ）module FF(Q,DATA,CLK)input DATA,CLK;output Q;reg Q;always @ (posedge CLK)beginQ <= DATA; endendmodule
- 下列Verilog HDL程序所描述的电路是（ ）module MED(Q, DATA,CLK)input DATA,CLK;output Q;reg Q;always @ (posedge CLK)beginQ <= DATA; endendmodule? RAM|T触发器|寄存器|D触发器
- 要实现异步复位(低电平有效)、时钟使能(高电平有效)、上升沿触发的D触发器设计：module dff_s (data,rst,en,clk,q);input data,rst,en,clk;output reg q;always (1) begin if( 2 ) q<=1'b0;; else if (3) q<=data;endendmodule（1）应该填写（ ）。 A: @(posedge clk ) B: @(posedge clk or posedge rst or en) C: @(posedge clk or negedge rst) D: @(posedge clk or negedge rst or en)
- 下面程序描述上升沿触发的D触发器，请将程序补充完整。 module DFFl (ClK, D,Q) ; output Q ; input ClK , D ; reg Q ; always @ ( （ ） CLK) Q <= D ;Endmodule A: reg B: posedge C: negedge D: always