中国大学MOOC: reg型变量只能在initial或always语句内部被赋值。
举一反三
- reg型变量只能在initial或always语句内部被赋值。 A: 正确 B: 错误
- 过程说明语句always：always块包含一个或一个以上的语句，在运行的全过程中，在时钟控制下被反复执行。always块中被赋值的只能是寄存器reg型变量。
- 中国大学MOOC: 在过程语句always@引导的顺序语句中, 被赋值信号不一定是reg型变量
- 过程说明语句always：always块包含一个或一个以上的语句，在运行的全过程中，在时钟控制下被反复执行。always块中被赋值的只能是寄存器reg型变量。 A: 错 B: 对
- 能够对Verilog<br/>HDL的reg类型变量赋值的语句有()。(本题4分) A: initial B: always C: assign D: case