能够对Verilog
HDL的reg类型变量赋值的语句有()。(本题4分)
A: initial
B: always
C: assign
D: case
HDL的reg类型变量赋值的语句有()。(本题4分)
A: initial
B: always
C: assign
D: case
举一反三
- 在Verilog HDL中，关于reg类型的描述不正确的是（）。 A: reg类型可用于对寄存器进行建模。 B: reg类型只能用在always块中，而不能用于assign语句。 C: reg类型不能用于对组合逻辑进行建模。 D: 在行为描述中，可以通过initial块对寄存器变量初始化。
- 由连续赋值语句（assign）赋值的变量能否是reg类型的？
- reg型变量只能在initial或always语句内部被赋值。 A: 正确 B: 错误
- 中国大学MOOC: reg型变量只能在initial或always语句内部被赋值。
- Verilog的下列语句不能综合的是（） A: for B: always C: initial D: case