Verilog 语言引用的子模块可以是一个设计好的Verilog 模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块
举一反三
- Verilog 语言引用的子模块可以是一个设计好的Verilog 模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块。
- 中国大学MOOC: Verilog 语言引用的子模块可以是一个设计好的Verilog 模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块。
- 下列关于Verilog HDL语言的描述中，不正确的选项是（ ）。 A: Verilog HDL可实现并行计算，C语言知识串行计算； B: Verilog HDL语言可以描述电路结构，C语言仅仅描述算法； C: Verilog HDL语言源于C语言，包括它的逻辑和延迟； D: Verilog HDL可以编写测试向量进行仿真和测试。
- 一个完整的Verilog HDL设计模块包括端口定义、______ 、______ 和______ 4个部分。
- 一个电路的Verilog HDL模块声明包括 和 。