Verilog HDL程序模块是以module开始，以endmodule结尾的。
举一反三
- verilog HDL程序开始及结束的关键词是___________ A: begin end B: module endmodule C: entity end D: begin endmodule
- 下列Verilog HDL程序所描述电路是（）module ...? IN : 1bZ;endmodule
- 下面（ ）是Verilog HDL模块的必须组成部分。 A: module 和 endmodule B: 模块名 C: 端口列表和端口声明 D: 模块功能描述
- 下列Verilog HDL程序所描述电路是（ ）module TRI (EN, IN, OUT);input IN, EN;output OUT;assign OUT = EN ? IN : 1bZ;endmodule
- 下列Verilog HDL程序所描述电路功能是（）modul... & A[0] );endmodule