verilog HDL程序开始及结束的关键词是___________ A: begin end B: module endmodule C: entity end D: begin endmodule

Verilog HDL程序模块是以module开始，以endmodule结尾的。

下列Verilog HDL程序所描述电路是（）module ...? IN : 1bZ;endmodule

下列Verilog HDL程序所描述电路功能是（）modul... & A[0] );endmodule

除了endmodule等少数语句外，每个语句的最后必须有分号。

module FDIV0(input CLK, RST,in...;endmodule该模块实现的功能是：

模块声明包括哪些()? A: 模块名字 B: 模块输入 C: 模块输出 D: endmodule

含同步复位控制的D触发器module DFF2(input ...:D;endmodule空格处应该填入：

下面哪种代码执行后是与其他结果不一样的？ A: module mux2_1(a,b,sel,out); input a,b,sel; output out; assign out=(sel==1)?a:b; endmodule B: module mux2_1(a,b,sel,out); input a,b,sel; output out; reg out; always@(a or b or sel) begin case(sel) 0: out=a; 1: out=b; endcase end endmodule C: module mux2_1(a,b,sel,out); input a,b,sel; output out; reg out; always@(*) if(sel==0) out=a; else out=b; endmodule

下列Verilog HDL程序所描述电路是（ ）module TRI (EN, IN, OUT);input IN, EN;output OUT;assign OUT = EN ? IN : 1bZ;endmodule