一个Verilog HDL程序主要包含哪三部分？（ ）
A: 头文件、主函数、子函数
B: 以module_endmodule引导的模块描述、端口说明、电路功能说明
C: 宏定义、变量定义、函数语句
D: 函数名、输入参数、输出参数
A: 头文件、主函数、子函数
B: 以module_endmodule引导的模块描述、端口说明、电路功能说明
C: 宏定义、变量定义、函数语句
D: 函数名、输入参数、输出参数
举一反三
- 语言函数首部包括哪三部分()。 A: 函数类型 B: 头文件 C: 函数名 D: 函数参数。
- 在Verilog HDL中，下列说法错误的是（ ）。 A: 函数不可以包含输出端口或双向端口 B: 函数必须有一个返回值，返回值被赋给和函数名同名的变量 C: 任务可以有一个或多个输入端口，也可以没有 D: 任务定义没有端口列表，函数定义有端口列表
- 模块是一个包含变量、语句、函数或类的定义的程序文件。
- 在Verilog HDL中，关于任务和函数的描述正确的是____________。 A: 函数可以使能任务。 B: 函数定义中必须包含至少一个输入参数。 C: 函数返回一个值，而任务不返回值。 D: 函数中可以包含事件触发器。
- 如果一个函数带有参数说明，则参数的默认值应该在( )中给出。 A: 函数定义 B: 函数声明 C: 函数定义或声明 D: 函数调用